2003年6月12日，英特尔在京都举行的“2003 Symposia of VLSI Technology”会议上宣布，已成功地将非平面3栅极晶体管的栅极长度由原来的60nm（2002年9月发表）削减至30nm（图1）。此次发表的题目为“Tri-Gate Fully-Depleted CMOS Transistors: Fabrication, Design and Layout”。
据英特尔介绍：除（1）栅极长度能够减至30nm外，（2）还获得了所期待的晶体管性能。因此，英特尔认为在2007年之后的量产中采用3栅极晶体管的可能性很大，并表示3栅极晶体管已由研究阶段进入开发阶段。
虽然目前尚未决定将来的晶体管结构是否将由平面型转变为3栅极型，不过如果3栅极晶体管的开发进展顺利，预定2007年投入批量生产的采用45nm技术制造的“P1266（英特尔内部的制造工艺名称）”中很可能会采用3栅极晶体管。
2002年推出的栅极长度为60nm的3栅极晶体管采用当前的90nm技术批量生产线进行制造。此次公布的栅极长度30nm的3栅极晶体管将采用“D1C”中尚处于开发阶段的45nm制造设备来完成，该设备位于美国俄勒冈州Hillsboro的300mm晶圆生产工厂。
平面型晶体管的电流流动通道为平面结构，而3栅极晶体管的栅极为立体结构，与栅极接触的通道有3条。图2中显示的是英特尔通过模拟得到的电流密度（颜色越红则电流密度越高）。如图所示，3栅极晶体管流过通道的电流较大，因而晶体管功能有望实现高速反应。
根据英特尔测量的结果，3栅极晶体管的驱动电流高达1.23mA/μm，而漏电电流仅为40nA/μm（图3）。利用驱动电流较大的特点，适于制造高性能的处理器；而利用漏电电流较小的特点适于制造低耗电量的微处理器。
