在过去一年中，随着媒体对英特尔45纳米和高K-金属栅极的介绍和评论，让大家开始知道这两个新词汇，所以大家可能有这样的疑问：在处理器量产中采用的45纳米芯片生产工艺和同时提及的高K-金属栅极有什么关系吗？高K-金属栅极到底是什么？为什么说成功研制高K-金属栅极并将之付诸量产是半导体业界里程碑式的技术变革和突破？
为了回答这个问题，让我们来先了解什么45纳米(nm)生产工艺或者制程 ? 45纳米不是指的芯片上每个晶体管的大小，也不是指用于蚀刻芯片形成电路时采用的激光光源的波长，而是指芯片上晶体管和晶体管之间导线连线的宽度，简称线宽。半导体业界习惯上用线宽这个工艺尺寸来代表硅芯片生产工艺的水平。早期的连线采用铝，后来都采用铜连线了。
注释：1微米=1000纳米，1纳米(nm)为10亿分之1米。
处理器生产工艺从早期的0.8微米，0.6微米，0.35微米，0.25微米，0.18微米，0.13微米，90纳米(0.09微米)，到今天的65纳米，即将到来的45纳米以及将来的32纳米等等。
处理器(CPU)性能的不断提高离不开优秀的核心微架构的设计，而芯片生产工艺的更新换代是保证不断创新设计的处理器变为现实的基础。每一次制作工艺的更新换代都给新一轮处理器高速发展铺平了大道。因为线宽越小，晶体管也越小，让晶体管工作需要的电压和电流就越低，晶体管开关的速度也就越快，这样新工艺的晶体管就可以工作在更高的频率，随之而来的就是芯片性能的提升。
大家习惯了芯片生产工艺两年一次的更新换代，给大家的感觉好像是从65纳米到45纳米同以前从130纳米到90纳米，以及从90纳米到65纳米一样没有什么特别的。摩尔定律嘛，就是每24个月，在同样面积的硅片上把2倍的晶体管"塞"进去，循环往复……
从单个晶体管的角度来看，为了延续摩尔定律，我们需要每两年把晶体管的尺寸缩小到原来的一半。现在的工艺已经将晶体管的组成部分做到了几个分子和原子的厚度，组成半导体的材料已经达到了它的物理电气特性的极限。最早达到这种极限的部件是组成晶体管的栅极氧化物–栅极介电质，现有的工艺都是采用二氧化硅(SiO2)层作为栅极介电质，如下图。大家也把源极(Source)和漏极(Drain)之间叫做沟道，在栅极氧化物上面是栅极(Gate)。
二氧化硅是什么？玻璃，水晶和石英的主要成分就是二氧化硅，它是一种良好的绝缘体。
同1995年晶体管中二氧化硅层相比，65纳米工艺的晶体管中的二氧化硅层已经缩小到只有前者的十分之一，仅只有5个氧原子的厚度了。作为阻隔栅极和下层的绝缘体，二氧化硅层已经不能再进一步缩小了，否则产生的漏电流会让晶体管无法正常工作，如果提高有效工作的电压和电流，会使芯片最后的功耗大到惊人的地步。
为了使大家更好的理解问题的实质，让我们来回顾一下晶体管的工作原理。下图中的S是指源极(Source)，D是指漏极(Drain)，G是栅极(Gate)。晶体管的工作原理其实很简单，就是用两个状态表示二进制的"0"和"1"。
源极和漏极之间是沟道(Channel)，当没有对栅极(G)施加电压的时候，沟道中不会聚集有效的电荷，源极(S)和漏极(S)之间不会有有效电流产生，晶体管处于关闭状态。可以把这种关闭的状态解释为"0"，
当对栅极(G)施加电压的时候，沟道中会聚集有效的电荷，形成一条从源极(S)到漏极(D)导通的通道，晶体管处于开启状态，可以把这种状态解释为"1"。这样二进制的两个状态就由晶体管的开启和关闭状态表示出来了。
我们可以把栅极比喻为控制水管的阀门，开启让水流过，关闭截止水流。晶体管的开启/关闭的速度就是我们说的频率，如果主频是1GHz，也就是晶体管可以在1秒钟开启和关闭的次数达10亿次。
回到前面的问题，从65纳米开始，我们已经无法让栅极介电质继续消减变薄，而且到45纳米，晶体管的尺寸要进一步缩小，源极和漏极也靠得更近了，如果不能解决栅极向下的漏电流问题以及源极和漏极之间的漏电流问题，摩尔定律也许就此终结。
现有材料都到物理极限了，怎么办呢？英特尔的技术精英们在九十年代中期就认识到这个问题了，进一步缩小二氧化硅层是不可能的了，需要突破习惯的思维方式，寻找未知的新材料，让摩尔定律继续有效。放弃已经用了近40年的现有材料，做出这样的决定需要巨大的勇气和科学的睿智。
既然继续采用二氧化硅作为栅极介电质没有前途，那么就要另辟蹊径，有没有可以代替二氧化硅的材料呢？就是寻找比二氧化硅更好的"绝缘体"，用以更好的分隔栅极和晶体管的其他部分，而且替代材料需要具有比二氧化硅更高的介电常数和更好的场效应特性。
说到这里，需要先解释一下，什么是材料的高介电常数和场效应？就是材料应具有良好的绝缘属性，同时在栅极和晶体硅衬底上的通道之间(源极和漏极之间)产生很好的场效应–就是高-K。
高的绝缘属性和高-K属性都是高性能晶体管的理想属性。K 其实是电子学的工程术语，K源于希腊文Kappa，用于衡量一种材料存储电荷(正电荷或者负电子)的能力。类比于不同吸水的材料，海绵可以吸附和存储大量的水，木头可以存储一些水分，所以海绵比木头的"K值"更高。具有高K的材料可以比其他材料能够更好地存储电荷。
下面的示意图中，采用了2种不同K值的材料(灰色部分)，为了方便说明，假定最左边材料的K值为1，中间和最右边材料的K值为=2。
给定相同的电压V+(图示中为正电压)，如果材料的厚度相同，K=2的材料存储电荷的能力是K=1的材料存储电荷能力的2倍–图示最左边和中间的相比。如果K=2材料的厚度为K=1材料的2倍，那么存储电荷的能力就相同了–图示最左边和最右边的相比。
拥有更高的"K"值的材料可以和目前的二氧化硅做得一样厚，也可以更厚些–同时保持着更理想的属性。因此，高K材料可以大幅减少漏电量。
虽然知道了目标，但是要找到高K的材料，并用之完善地代替目前的二氧化硅作为新的栅极介电质可不是一件轻而易举的事情。在元素周期表里找到符合条件的可能元素，然后对这些元素的氧化物和硅酸盐进行一个一个的筛选。需要经过无数次的试验和测试它们的：介电常数、电气特性的稳定性、形成场效应的结构、是否和硅兼容等等。
在最初的两年里，没有太多的进展，研究人员经历了数不清的失败和沮丧。研究人员付出的艰辛是难以想象的，因为没有前人的路可以走，没有可以参考的现成资料。如果没有创新的勇气和韧性，没有对已有经验和认识的否定，就不可能做到这样的技术突破。
最终找到了一种基于金属铪(读音为哈，英文为Hafnium)的氧化物，这种材料具有高K的潜质。好事多磨，这种材料作为新的栅极介电质和原来的栅极的多晶硅并不兼容。长话短说，英特尔的研究人员又经过了更多次的试验和筛选，终于找到了解决办法，就是采用金属代替多晶硅作为栅极材料，而且对于PMOS和NMOS晶体管采用的金属是不一样的，因此英特尔45纳米的处理器中将有2种金属作为栅极材料。那么这两种金属是哪两种金属呢？呵呵，对不起，这还是商业秘密，目前还不便于对外公布。
下图中就是目前标准晶体管结构的示意图，这种晶体管的材料在过去将近四十年没有太大的变化：在晶体硅衬底上的栅极是多晶硅，栅极介电质是二氧化硅。
下图是新的"高-K 栅极介电质+金属栅极"晶体管。注：介电质也称为介质。
新的材料找到了，那么在具体的实现中，这些新材料能给晶体管带来所期望的结果吗？
确定了新的材料，要在45纳米的量产中达到设定的目标也不是一件容易的事情。其中的艰辛就不再累述。现在看看新的材料在"高-K 栅极介电质+金属栅极"晶体管中带来了什么样的奇特效果。
下图是采用了新材料做出来的晶体管的示意图，这种"高-K 栅极介电质+金属栅极"晶体管与前一代"传统材料"做的晶体管相比，有以下几个显著的飞跃。
(1) 源极(S)到漏极(D)的漏电降低 5倍以上，图中S到D箭头方向 (2) 栅极氧化物介电质漏电降低 10倍以上，图中从上到下的箭头方向 (3) 驱动电流效率提升20% 以上，即晶体管的性能提升20%
从单个数字看5倍，10倍以及20%，可能不是特别激动人心，不过我们想象一下，一颗芯片上数以亿计的晶体管，每个晶体管都能得益于这样的飞跃，那么累计提高的能效和减少的漏电量无异于"蚂蚁雄兵"，非常可观。障碍晶体管做得更小，漏电更低，能效更高以及性能更高的物理瓶颈就得以突破了。
- "高-k栅介质+金属栅极晶体管是自上世纪60年代晚期推出多晶硅栅极金属氧化物半导体（MOS）晶体管以来，晶体管技术领域里最重大的突破"。英特尔公司的创始人之一，也是摩尔定律的提出者–戈登 摩尔（Gordon Moore）博士给出了这样极高的评价。
英特尔公司为了将研制成功的高-k栅介质+金属栅极晶体管应用于微处理器芯片的规模量产，还需要做到： 1. 集成到45纳米 CMOS制程中 2. 达到高性能 3. 整体的低漏电 4. 满足高可靠性要求 5. 工艺可量产和精确拷贝
下图的靓照是采用高-k栅介质+金属栅极晶体管和45纳米工艺制造出来的、最新的酷睿2双核处理器的芯片剖面图。它的面积仅有107平方毫米，基本上就是1厘米见方，即1×1厘米的大小，但是却拥有4.1亿个晶体管。
英特尔公司已经于去年11月分开始开始量产45纳米的基于高-k栅介质+金属栅极晶体管的处理器产品，产品覆盖整个产品线：服务器，台式机和笔记本。这项创新技术的量产时间比业界同行整整早了至少2年时间。
按照计划和估计，英特尔公司45纳米量产的芯片将于2008年第3季度超过65纳米量产的芯片，新旧更替的分水岭就在图中趋势线的交叉点。
虽然英特尔今天成功地越过了研制量产45纳米和高-K 栅极介电质+金属栅极晶体管的障碍，但是按照摩尔定律，两年以后，就是2009年，就要试产新一代的生产工艺–32纳米。摆在英特尔公司面前当然不是一马平川，不过，我们相信这些困难和障碍在英特尔人面前都会变成历史。
