7月23日，楷登电子（美国 Cadence 公司，NASDAQ：CDNS）宣布推出 Cadence Cerebrus Intelligent Chip Explorer——首款创新的基于机器学习 (ML)的设计工具，可以扩展数字芯片设计流程并使之自动化，让客户能够高效达成要求严苛的芯片设计目标。Cerebrus 和 Cadence RTL-to-signoff 流程强强联合，为高阶工艺芯片设计师、CAD 团队和 IP开发者提供支持，与人工方法相比，将工程生产力提高多达 10 倍，同时最多可将功耗、性能和面积 (PPA) 结果改善 20%。
随着 Cerebrus 加入到Cadence广泛的数字产品系列中，Cadence现在可以提供业界最先进的基于机器学习的数字全流程，从综合到实现和签核。这款新工具与多个领先云服务商合作启用了云计算服务，可利用高度可扩展的计算资源，快速满足包括消费电子、超大规模计算、5G 通信、汽车和移动等广泛市场的设计要求。
Cerebrus 为客户带来以下优势：
- 增强的机器学习：快速找到工程师可能不会尝试或探索的流程解决方案，提高 PPA 和生产力。
- 机器学习模型复用：允许将设计学习经验自动应用于未来的设计，缩短获得更好结果的时间。
- 提高生产力：让一位工程师同时为多个区块自动优化完整的 RTL-to-GDS 流程，提高整个设计团队的工作效率。
- 大规模分布式计算：提供可扩展的本地或基于云的设计探索，实现更快的流程优化。
- 易于使用的界面：强大的用户管理工具，支持交互式结果分析和运行管理，以获得对设计指标的深入了解。
“在此之前，没有一种自动化的方式可以帮助设计团队来重复利用过去积累的设计知识，每个新项目都要花费过多的时间进行再次经验学习，这也会影响项目的盈利空间。”Cadence 公司资深副总裁兼数字与签核事业部总经理 Chin-Chi Teng 博士说，“Cerebrus 的面世标志着 EDA 行业迎来了一场颠覆性的革新，以机器学习为核心的数字芯片设计工具将让工程团队有更多机会在项目中发挥更大的影响力，因为他们可以告别重复性的手动流程。随着行业继续向先进工艺节点发展，设计规模和复杂性不断增加，Cerebrus 可以帮助设计人员更有效地实现 PPA 目标。”
Cerebrus 是更广泛的 Cadence 数字全流程的一部分，可与 Genus™ Synthesis Solution综合解决方案、Innovus™ Implementation System设计实现系统、Tempus™ Timing Signoff Solution时序签核解决方案、Joules™ RTL Power Solution、Voltus™ IC Power Integrity SolutionIC电源完整性解决方案和 Pegasus™ Verification System 各个工具平台无缝集成合作，为客户提供快速的设计收敛和更好的可预见性。这款全新工具和更广泛的设计流程支持 Cadence 的智能系统设计（Intelligent System Design™）战略，该战略旨在驱动普适智能，实现卓越设计。
客户反馈
“为了最大化有效地使用最新的工艺节点创造新的设计，我们工程团队需要持续开发的先进数字设计实现流程。对于实现更高效的产品开发，设计实现流程能够自动优化已变得至关重要。Cerebrus 凭借其创新的机器学习能力，搭载 Cadence RTL-to-signoff 工具流程，能够提供自动化流程优化和布局规划优化，将设计性能提高 10% 以上。鉴于项目的成功经验，我们将在最新设计项目开发中采用该工具流程。”
– Satoshi Shibatani，Renesas 共享研发 EDA 部门数字设计技术部总监
“随着 Samsung Foundry不断部署最先进的制程节点，非常有必要确保我们的设计技术协同优化 (DTCO) 计划高效进行，我们一直在寻找创新的方法，以便在芯片实现中超越 PPA 目标.作为我们与 Cadence 公司长期合作的一部分，Samsung Foundry 已经在多个应用中使用了 Cerebrus 和 Cadence 的数字设计实现流程。其中，在一些非常关键的模块上，仅用几天时间就降低了超过8%的功耗，而过去通过人工操作需要几个月才能实现。此外，我们正在使用 Cerebrus 进行自动布局规划电源分配网络选型，这使得最终设计时序提高了 50% 以上。由于 Cerebrus 和数字实现流程提供了更好的 PPA 结果和显著的生产力提升，该解决方案已成为我们 DTCO 计划的宝贵补充。”
– Sangyun Kim，Samsung Foundry 设计技术副总裁
