西门子数字化工业软件近日推出 Tessent Multi-die 软件解决方案，旨在帮助客户加快和简化基于 2.5D 和 3D 架构的下一代集成电路 (IC) 关键可测试性设计 (DFT) 。
随着市场对于更小巧、更节能、更高性能的 IC 需求不断提升， IC 设计业也面临着严苛挑战。下一代组件更倾向于采用 2.5D 和 3D 架构，以垂直 (3D IC) 或并排 (2.5D) 的方式连接多个芯片，使其作为单一组件工作。然而，这样的方式对 IC 测试提出巨大挑战，大部分传统的测试方法都基于常规的 2D 工艺。
为了应对这些挑战，西门子推出 Tessent Multi-die —— 一款全面的 DFT 自动化解决方案，可处理与 2.5D 和 3D IC 设计有关的复杂DFT 任务。该解决方案可与西门子的 Tessent TestKompress Streaming Scan Network 软件和 Tessent IJTAG 软件配合使用，优化每个模块的 DFT 测试资源，无需担忧对设计其余部分造成影响，从而简化了 2.5D 和 3D IC 的 DFT 工作。现在， IC 设计团队只需使用 Tessent Multi-die 软件，就可以快速开发符合 IEEE 1838 标准的 2.5D 和3D IC 架构硬件。
西门子数字化工业软件副总裁兼 Tessent 业务部门总经理 Ankur Gupta 表示：“在 2.5D 和 3D 组件中采用高密度封装芯片设计的需求日益增多， IC 设计公司也面临着快速增加的 IC 测试复杂难题。借助于西门子的 Tessent Multi-die 解决方案，我们的客户能够为其未来设计做好充分准备，同时减少测试工作量，降低当前制造测试成本。”
除了支持 2.5D 和 3D IC 设计的全面测试之外，Tessent Multi-die 解决方案还可生成芯片间(die-to-die) 测试向量，并使用边界扫描描述语言 (BSDL) 实现封装级别测试。此外， Tessent Multi-die 可利用西门子 Tessent TestKompress Streaming Scan Network 软件的分组数据传输功能，支持灵活并行端口 (FPP) 技术的集成。于 2020 年推出的 Tessent TestKompress Streaming Scan Network 软件可将内核级 DFT 要求与芯片级测试交付资源分离，使用真实、有效且自下而上式的流程来实现 DFT ，从而简化 DFT 的规划和实施，同时将测试时间缩短 4 倍。
Pedestal Research 总裁兼研究总监 Laurie Balch 表示：“随着时间推移，传统的 2D IC 设计方法逐渐显露出局限性，越来越多的设计团队开始利用 2.5D 和 3D IC 架构，以满足其在功耗、性能以及尺寸等方面的要求。在新设计中部署这些高级架构的首要步骤就是制定 DFT 策略，来应对复杂架构带来的种种挑战，避免增加成本或延误产品上市时间。通过持续开发 DFT 技术，满足多维设计的需求， EDA 厂商将进一步促进 2.5D 和 3D 架构在全球范围的应用。”
