内容提要
- 将 RTL 收敛速度加快 5 倍，结果质量改善 25%
- RTL 设计师可快速准确地了解物理实现指标，根据提供的指引有效提升 RTL 性能
- 与 Cadence Cerebrus 和 Cadence JedAI Platform 集成，实现 AI 驱动的 RTL 优化
楷登电子（美国 Cadence 公司，NASDAQ：CDNS）近日宣布推出 Cadence Joules RTL Design Studio—这款新的解决方案可为用户提供实用的洞察，有助于加快寄存器传输级（RTL）设计和实现流程。前端设计人员可以在一个统一的界面使用数字设计分析和调试功能，在进入实现阶段之前全面优化 RTL 设计。借助这一解决方案，用户可以通过 Cadence 领先的 AI 产品系列，利用生成式 AI 进行 RTL 设计探索和大数据分析。Joules RTL Design Studio 有助于用户快速准确地得出物理估计值，最多可将 RTL 生产力提升 5 倍，并实现高达 25% 的结果质量（QoR）改善。
Joules RTL Design Studio 扩充了 Cadence 现有的 Joules RTL Power Solution 解决方案，通过增加对功率、性能、面积和拥塞（PPAC）的可见性，覆盖了物理设计的方方面面。此外，这款新工具还附带一系列有助于提升生产力的功能和优势，包括：
- 独树一帜的智能 RTL 调试辅助系统：提供早期 PPAC 指标，在整个设计周期（逻辑、物理、生产实现）内提供实用的调试信息，帮助工程师进行假设分析，探索潜在的解决方案，尽量减少迭代，提升设计性能。
- Joules RTL Design Studio 与 Innovus Implementation System、Genus Synthesis Solution 和 Joules RTL Power Solution 共用相同的强大引擎，用户可通过同一个 GUI 访问所有分析和设计探索功能，优化结果质量。
- AI 技术：Joules RTL Design Studio 与生成式 AI 解决方案 Cadence Cerebrus Intelligent Chip Explorer 集成，用于探索不同的设计空间场景，如布线图优化、权衡频率和电压。此外，Cadence Joint Enterprise Data and AI （JedAI） Platform 可针对不同的 RTL 版本或前几代项目进行趋势和洞察分析。
- ·集成 lint 检查器：工程师可以循序渐进地运行 lint 检查器，提前排除数据和设置问题，减少错误并缩短设计完成时间。
- 给 RTL 设计人员带来了友好高效的使用体验，反馈物理实现情况，定位并分类违例问题，分析瓶颈所在，以及 RTL、原理图和 layout 交互查询。
“现在，RTL 设计人员可以快速获取 PPAC 调试所需的所有物理信息。以往，他们只能等到实现阶段才能获得这些信息，而这个过程短则几天，长则数周，”Cadence 高级副总裁兼数字与签核事业部总经理 Chin-Chi Teng 博士表示，“Joules RTL Design Studio 让设计人员可以尽早发现并及时解决各种挑战，最终加快产品上市。我们的此番努力再次兑现了我们的初始目标：将 RTL 收敛速度提升 5 倍，并实现 25% 的结果质量改善。” Joules RTL Design Studio 是更广泛的 Cadence 数字全流程的一部分，助力客户加快设计收敛。新推出的工具和更广泛的流程支持公司的智能系统设计（Intelligent System Design™）战略，旨在实现系统级芯片（SoC）卓越设计。
